hexj9 |
2020-06-02 10:41 |
寻找标准接口 值得高兴的是,一些公司和组织正在开发开放的die-to-die的互连/接口技术。这些技术包括AIB、BoW、OpenHBI和XRS。每种技术都处于不同的发展阶段,没有一种技术可以满足所有需求,因此还有发展其他方案的空间。 由英特尔开发的高级接口总线(AIB)是一种die-to-die的接口方案,可在小芯片之间传输数据。这一方案有两个版本:AIB Base用于“更轻量级的应用”,而AIB Plus则用于更高的速度。 “ AIB没有指定最大时钟速率,且最小时钟速率非常低(50MHz)。AIB的带宽很高,每条线的典型数据速率为每秒2G。”英特尔研究科学家David Kehlet在白皮书中说。英特尔还拥有小型商业代工业务,以及重要的内部封装部门。 同时,光互联论坛正在开发一种称为CEI-112G-XSR的技术。XSR为超短距离和超短距离应用程序提供了每通道112Gbps的管芯到管芯连接。XSR连接MCM中的小芯片和光学引擎。应用包括AI和网络。XSR标准的最终版本有望在今年年底发布。 开放领域专用体系结构(ODSA)小组正在另外定义两个另外的管芯到管芯接口:电线束(BoW)和OpenHBI。BoW支持常规和高级软件包。Marvell的网络/汽车技术首席技术官Ramin Farjad在最近的演讲中说道:“最初的目标是提供一个通用的die-to-die接口,该接口可用于多种封装解决方案。” BoW仍在研发中,有终止和未终止两种版本。BoW的芯片吞吐量为0.1Tbps / mm(简单接口)或1Tbps / mm(高级接口),功率效率小于1.0pJ / bit。 同时,Xilinx提出,OpenHBI是一种源自高带宽存储器(HBM)的die-to-die互连/接口技术。HBM本身用于高端封装。在HBM中,DRAM裸片堆叠在一起,从而在系统中实现了更多的内存带宽。物理层接口在DRAM堆栈和封装中的SoC之间路由信号。该接口基于JEDEC标准。 OpenHBI是类似的概念 。不同之处在于,该接口在封装中提供了从一个小芯片到另一个小芯片的连接。它支持中介层,扇出和小间距有机基板。 Xilinx的首席架构师Kenneth Ma在最近的演讲中说:“我们正在尝试使用经过验证的JEDEC HBM标准。尝试使用现有且成熟的PHY技术,并可以进一步优化它们。” OpenHBI规范具有4Gbps的数据速率,10ns的延迟以及0.7-1.0pJ /位的功率效率,总带宽为4,096Gbps。草案定于年底发布。下一个版本OpenHBI3也在研发中,它要求6.4Gbps和10Gbps的数据速率以及小于3.6ns的延迟。 最终,客户将可以选择几种die-to-die的互连/接口选项,但这并不能解决所有问题。来自不同公司的小芯片的互操作性仍处于起步阶段。互操作性方面确实存在挑战,这也就是为什么我们还没有看到很多可互操作的小芯片的原因”,英特尔的Nagisetty说。“还有商业模式的问题。当我们能从初创公司获得芯片时,如何做好风险管理?例如,如果那些管芯在封装或者其他步骤之后失效,该风险管理的模式应该是怎么样的。有很多复杂性和供应链管理。它要求供应链的复杂程度再上一个全新的台阶。” 考虑到这些问题,一些客户可能认为,从长远来看,小芯片是不值得的。相反,客户最终可能会使用OSAT或代工厂开发更传统的高级封装。Amkor研发副总裁Ron Huemoeller说:“封装行业中,许多人最终可能会遵循我们的道路,因为它在封装重新集成方面更加简单。” “die-to-die的总线类型通常由我们的客户定义,而不是由Amkor或OSAT规定。可用的接口(如AIB和电线束(BoW))不断努力,使通用规范可用于die-to-die接口,从而有助于总体上实现小芯片市场。客户可以选择使用开放标准或保留专有接口。目前,我们从客户群中看到两种方法的混合。” Huemoeller说。 “值得注意的是,die-to-die的接口涵盖两大类,从单端宽带总线(如HBM数据总线)到具有很少物理线但线速更高的串行化接口。在所有情况下都要考虑性能的权衡,包括延时、功耗和物理线路数,这会影响封装技术的选择。从封装的角度来看,总线类型和物理线密度将驱动选择哪种封装解决方案。通常选择具有较高线密度的模块类型(2.5D或基板上的高密度扇出)或选择经典高密度封装基板上的MCM。” 设计问题 ODSA为了解决其中的许多问题,正在开发一个名为Chiplet Design Exchange(CDX)的芯片市场。“ CDX的目的是建立开放格式,以确保保密信息的安全交换。它还将具有参考工作流,这些工作流将演示原型的信息流。” OSDA的子项目负责人Bapi Vinnakota说。“ CDX吸引了众多公司的广泛参与,EDA供应商、OSAT、设计服务公司、小芯片供应商和分销商等。CDX已经进行了有关小芯片功率估计和测试的研究。它正在建立小芯片目录,并将开发包装原型。” CDX的时间安排尚不清楚。同时,客户需要EDA工具来设计支持小芯片的产品。这些工具可用于高级封装和小芯片技术,但仍然存在一些差距。 对于小芯片,它需要一种共同设计的方法。Cadence产品管理部门主管John Park表示:“采用基于小芯片的分解设计方法需要IC、封装和电路板相关的功能。” 过渡到基于芯片的方法给芯片设计人员和封装设计人员都带来了新的挑战。对于封装设计师来说,进行硅基板的布局和验证提出了新的挑战。布局、原理图和智能金属平衡之类的要求对于IC设计人员来说是司空见惯的,但是对于许多封装设计人员来说,这些都是新概念。” 幸运的是,EDA供应商提供了跨平台工具。即使如此,仍然存在一些挑战。“例如,当从设计单个设备到设计和/或与多个设备集成时,定义和管理顶级连接性的要求变得至关重要,” Park说。“测试是在3D堆栈中设计多个小芯片时发生重大变化的另一个领域。例如,如何在堆栈顶部测试可能与外界没有任何联系的小芯片?” 还有一些其他的问题。西门子业务部门Mentor产品管理总监John Ferguson表示:“为了实现良好的规模经济,我们希望小芯片可以轻松地在许多不同的封装中重复使用。但是这需要一些严格的文件,且无论是在整个行业,整个过程还是整个公司范围内都遵守得公认的标准。没有它,每个设计都将继续是一个耗时,麻烦且昂贵的定制项目。” 但也仍然存在一些问题。例如,对于ODSA的BoW和OpenHBI接口,几乎没有设计支持。为此,ODSA正在开发参考设计和工作流程。 为ODSA的开发设计支持似乎不是问题。Ferguson说:“对于物理验证,没有出现任何重大困难,甚至是工具增强。在确定了要求和标准之后,将仅仅是将它们作为规则约束适当地实施到典型DRC或LVS牌组中的问题。” 制造小芯片 在开发设计之后,在晶圆厂代工,然后进行测试。该测试单元由自动测试设备(ATE)、探针和带有细针的探针卡组成,该探针具有为晶片设计的自定义图案。 探测器拿出一块晶圆,并将其放在卡盘上。它将探针卡与芯片上的引线键合垫或微小凸点对齐。ATE对芯片进行电气测试。 FormFactor的高级副总裁Amy Leong表示:“测试和探测小芯片面临着巨大的技术和成本挑战。“新的技术挑战是需要大大减少包装凸点间距和尺寸。微凸点可小至25μm或以下。此外,微凸点图案的密度是等效的单片器件的2-4倍。因此,在300mm晶圆上探测如此小的特征所需的瞄准精度等同于将钉头定位在足球场上。” 测试每个微凸点通常成本高昂且不切实际。“成本挑战是如何智能地执行KGD并以合理的成本提供足够好的测试覆盖率。测试设计,内置自测试或测试流程优化是实现经济可行的测试策略的重要工具。” Leong说。 最终,将芯片切成小方块。在封装中,管芯堆叠并通过微型凸块连接,微型凸块可在不同芯片之间提供小型而快速的电气连接。 使用晶片键合机键合管芯是一个缓慢的过程,且存在一些限制。最先进的微型凸点间距为40μm。如果使用当今的键合机,业界可以将凸点间距缩放到10μm或20μm左右。 业界需要一种新技术,即铜混合键合。为此,使用介电对介电键合键合芯片或晶片,然后进行金属对金属连接。对于芯片堆叠,混合键合具有挑战性,这就是为什么它仍处于研发阶段。 还有另一个问题。在多晶粒封装中,一个不良晶粒会导致整个封装失效。CyberOptics的工程经理John Hoffman表示:“小芯片方法或各种异构集成方法都涉及复杂性,这驱使人们需要对高产量和长期可靠性进行有效检查。” 结论 显然,小芯片发展面临一些挑战,但该技术也十分必要。使用芯片缩放,单片芯片就可以保留了,但很少有公司能支付得起高级节点。 业界需要有不同的选择,传统的解决方案有时无法满足这些选择,小芯片却提供了各种可能性和潜在的解决方案。 |
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